Los chiplets se han convertido en la solución habitual para seguir aumentando el rendimiento de las GPU, pero los modelos de programación actuales (CUDA y HIP) siguen ofreciendo una jerarquía de ejecución plana que no permite expresar la localidad ni la sincronización a nivel de chiplet. Esa brecha provoca tráfico de memoria redundante y un uso ineficiente de las cachés en cargas limitadas por memoria, como la inferencia de modelos de lenguaje de gran tamaño. Fleet es un modelo de tareas multinivel que mapea el cómputo sobre los distintos ámbitos de memoria del hardware. Su aportación central son los Chiplet-tasks: una abstracción que vincula trabajo y datos a un chiplet concreto y permite coordinarse a través de su L2 compartida. Sobre ella se articulan tareas ya conocidas a nivel de wavefront, de compute unit y de dispositivo, de forma que la jerarquía completa queda cubierta. La propuesta se materializa en un runtime de kernel persistente con planificación por chiplet, donde los workers cooperan para ejecutar tareas con reutilización coordinada de caché. Evaluado en una AMD Instinct MI350 con el modelo Qwen3-8B, Fleet reduce la latencia de decodificación entre 1,3 y 1,5 veces frente a vLLM con tamaños de lote de 1 a 8. Para lotes mayores, el particionado cooperativo de pesos eleva la tasa de acierto en L2 del 12 % al 54 % con tamaño 32 y del 39 % al 61 % con tamaño 64, recorta el tráfico a HBM hasta un 37 % y logra una aceleración de 1,27 a 1,30 veces sobre un megakernel que no tiene en cuenta los chiplets.
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