Samsung ha detallado en Hot Chips 2026 su hoja de ruta para sacar partido al espacio disponible en el die base de las memorias HBM4 y HBM4E, fabricadas ahora en un proceso lógico de 4 nm en lugar de un nodo DRAM. El salto a lógica reduce consumo y libera área que, al estar limitada por el tamaño del stack DRAM, no puede aprovecharse para encoger el encapsulado. La compañía divide sus planes en tres fases.
La fase 1 plantea integrar el controlador de memoria en el die base y sustituir la interfaz HBM estándar por un enlace die-to-die personalizado con el chip de cómputo, con el objetivo de reducir el área de PHY en ambos lados. También incluye una tabla de reasignación en SRAM para sustituir celdas DRAM defectuosas con granularidad individual, usando repuestos de cualquier die.
La fase 2 añade sensores y telemetría avanzados, bloques de autotest sin host y PHYs para memoria externa, lo que convierte al die base en una especie de IO die. Samsung explora además cómputo en memoria, útil para preprocesado como conversiones de formato.
La fase 3 apuesta por apilar directamente los dies HBM sobre un chip de cómputo (zHBM), al estilo de los SoC móviles, una vía que enfrenta serios retos térmicos, como demuestran las penalizaciones de frecuencia en las cachés 3D de Zen 3, 4 y 5 de AMD. El artículo concluye que las metas de la fase 1 son realistas, pero las fases 2 y 3 dependen de resolver el acoplamiento térmico y el soporte de otros fabricantes de DRAM.