LUNZ HEX-16 es una arquitectura de procesador experimental diseñada para explorar el equilibrio entre el rendimiento multicore, la eficiencia energética y el coste de implementación. El proyecto investiga si una red de interconexión hexagonal puede ofrecer una relación favorable entre rendimiento por vatio y coste, evitando la dependencia de aceleradores especializados complejos. La arquitectura se centra en un sistema completo que incluye núcleos de ejecución, cachés, jerarquía de memoria y gestión de energía, priorizando la simplicidad y la modularidad sobre la complejidad de hardware.
El diseño inicial contempla 16 núcleos homogéneos con un modelo de ejecución in-order y una anchura de registro de 64 bits, con una frecuencia nominal de 3 GHz. La red de interconexión utiliza una estructura de vecindario hexagonal para reducir el sobrecoste de comunicación y proporcionar conectividad local escalable. Las cachés L1 tienen un tamaño objetivo de 16 KiB por núcleo, aunque se evalúan alternativas de 14 KiB para optimizar el área y el consumo energético. No se incluyen aceleradores de IA o GPU en la línea base inicial.
Actualmente, el proyecto se encuentra en la fase de investigación pre-silicio, con un modelo de simulación basado en Python. Los resultados presentados son estimaciones de simulación y no mediciones físicas validadas. Las actividades futuras incluyen la definición del conjunto de instrucciones, la implementación de un núcleo en SystemVerilog y la verificación de la coherencia de memoria. El objetivo final es desarrollar una arquitectura reproducible que permita futuras implementaciones en FPGA o ASIC, aunque aún no se ha demostrado una superioridad de rendimiento frente a procesadores comerciales como x86 o ARM.