Jane Street ha publicado un nuevo puzzle técnico en el que invita a la comunidad a realizar ingeniería inversa de un ASIC (circuito integrado de aplicación específica) partiendo únicamente de su archivo GDS, la máscara final que describe cada polígono, capa de metal y transistor del chip, sin etiquetas ni documentación funcional adjunta.
El ejercicio se inspira en el flujo real de fabricación de chips: un diseñador escribe el circuito en un lenguaje de descripción hardware como Verilog, se sintetiza en un netlist de puertas lógicas y, mediante herramientas de automatización de diseño electrónico, se placementa y rutca para producir el archivo GDS que envía a la fundidora. En él está contenida toda la lógica del circuito, pero nada está etiquetado. Los participantes deben recuperar un netlist a partir del layout, deducir la funcionalidad del ASIC y, a partir de ahí, obtener la cadena de texto que constituye la respuesta final, ayudándose de entradas y salidas de muestra.
El repositorio en GitHub incluye los archivos del chip, un ejemplo introductorio de un sumador binario con su código Verilog y su netlist, y un conjunto de pistas: la disposición física del circuito sugiere su propósito, hay una sección dedicada únicamente a generar la salida que no afecta al resultado y es necesario simular el circuito para validar la solución. Las herramientas recomendadas son de código abierto, como KLayout y Magic VLSI, y también se ofrece un PDK open-source.
Las entregas se aceptan hasta el 4 de septiembre de 2026 y los mejores write-ups se publicarán en un artículo de seguimiento con envío de merchandising. Jane Street también ha anunciado que más adelante lanzará una competición en la que los participantes diseñarán su propio ASIC y los diseños más destacados se fabricarán realmente en silicio.