El centro belga de investigación en semiconductores IMEC sitúa en 2038 el arranque de la fabricación de circuitos integrados de 0,3 nanómetros (3 ángstroms), tres años más tarde de su previsión anterior de 2035, y publica la hoja de ruta técnica que debe hacerlo posible. El itinerario actualiza el calendario tras el estancamiento del contact poly pitch, la distancia mínima entre transistores, que lleva años en 42 nm y apenas se reducirá entre las generaciones A10 y A5.
A partir de la generación A10, prevista para 2030 o 2031, los transistores GAA alcanzarán su límite físico y la industria apostará por los transistores CFET, que apilan verticalmente los materiales de tipo n y p en lugar de colocarlos uno junto a otro en el plano horizontal. IMEC sitúa su entrada como candidatos firmes para la generación A7, en 2033, ligada al uso obligatorio de sistemas de entrega de energía por la cara trasera de la oblea.
La hoja de ruta contempla dos fases: primero CFET secuencial y, ya en 2038 con la generación A3, estructuras CFET unidas. El cambio redefine la Ley de Moore: las ganancias de densidad dependerán de la altura de la celda y del número de capas apiladas, no solo del encogimiento lateral.