Kjartan van Driel y Leander Post detallan el proceso seguido para resolver el puzle de ingeniería inversa de un chip ASIC publicado por Jane Street. El reto parte de dos archivos: un layout en formato GDS y un fichero VCD con un caso de prueba de entrada y salida esperada. El GDS describe polígonos organizados en capas y agrupados en celdas que suelen corresponder a puertas lógicas, aunque por sí solo no revela la función del circuito: para interpretarlo hay que identificar el proceso de fabricación. Los nombres de las celdas delatan el uso de la biblioteca estándar sky130_fd_sc_hd__, basada en el proceso SkyWater de 130 nm, cuya documentación es pública.
Con esa referencia se interpretan las capas: nwell, diff y poly definen los transistores; li1 sirve de interconexión local; y met1 a met5 forman la red de cableado de metal. Los autores explican la función del transistor como un interruptor controlado por tensión, distinguen entre nMOS y pMOS, y muestran cómo se combinan para formar puertas como la XOR, donde la salida es uno si las entradas difieren y cero si coinciden. También describen los flip-flops, componentes que almacenan un valor en el flanco de subida del reloj, a diferencia de las puertas combinacionales. El artículo deja entrever que el siguiente paso será simular el chip a partir de estas puertas y biestables para encontrar la entrada que activa la señal de éxito del puzle.