Un equipo de la Universidad de Illinois Grainger Engineering, dirigido por el profesor Qing Cao, ha demostrado un método escalable para apilar secuencialmente circuitos de silicio de alto rendimiento sin superar el límite térmico de 400 °C, un avance clave hacia chips tridimensionales monolíticos que podrían prolongar la ley de Moore más allá del escalado tradicional. El estudio se publica en Nature.
Cao y sus colaboradores emplearon membranas nanométricas de silicio monocristalino transferidas desde una oblea donante al sustrato receptor mediante un laminador de rodillos, un proceso que no rebasa los 200 °C. Con este enfoque obtuvieron rendimientos de dispositivo del 98-100% incluso en una sala limpia académica. El método permite conexiones verticales entre capas 10-100 veces más densas y alineación a escala nanométrica, frente a las vías de silicio tradicionales (TSV) de tamaño micrométrico.
A diferencia de los chips 3D comerciales actuales —como la memoria de gran ancho de banda o 3D V-Cache— que unen obleas o troqueles ya fabricados, la integración 3D monolítica construye cada capa directamente sobre la anterior. Producir silicio cristalino de alta calidad exige cerca de 1.000 °C, temperatura que funde el cableado metálico de las capas inferiores, lo que había obligado a probar materiales alternativos con peores resultados en rendimiento y fiabilidad.
El equipo trabaja ahora con socios como IBM, Intel y TSMC, dentro del Center for Advanced Semiconductor Chips with Accelerated Performance, para trasladar el proceso a una fundición industrial de semiconductores.