La página Voyager FDS es un entorno de ensamblador y simulación de un procesador educativo sencillo. Presenta la arquitectura interna del sistema, organizada en paneles que muestran el estado de los registros, la memoria y los distintos canales de E/S. La sección de registros enumera el acumulador (RA), el auxiliar (RB), el contador de programa (PC), el contador de ciclos y los flags de estado (ZERO, OVFL, CARRY, BANK), todos inicializados a cero. El bloque de memoria muestra una rejilla de 32 palabras de 16 bits (direcciones 000h–01Ch), inicialmente vacías. Los cuatro canales de acceso directo a memoria disponibles son MDS, DSS, ISS y PRA, concebidos para transferir datos sin pasar por la CPU. El conjunto de instrucciones es deliberadamente reducido: MLD carga desde memoria, RAMRD almacena RA en memoria, ADD y SUB realizan aritmética, AND ejecuta la operación lógica bit a bit, JMP salta a otra dirección, SKZ omite la siguiente instrucción si el flag ZERO está activo, SKP salta si el resultado es positivo, WAT detiene la ejecución y DW reserva una palabra de datos. El bloque de salida refleja el resultado de la operación, y la ausencia de programas precargados sugiere que se trata de una herramienta abierta para que el usuario escriba y depare su propio código. En conjunto, el diseño parece pensado para la enseñanza de ensamblador y conceptos de arquitectura de computadores: instrucciones mínimas, registros con nombres legibles y una interfaz que permite observar paso a paso cómo evolucionan los flags y la memoria.
Noticias agregadas con IA