Samsung Electronics ha presentado en el Simposio VLSI 2026, celebrado del 14 al 18 de junio, su trabajo sobre el primer transistor FET apilado en 3D con paso de puerta de 42 nm y canales de nanoláminas triplemente apilados para aplicaciones lógicas avanzadas. El artículo, distinguido con una puntuación de 8,29 sobre 10 —uno de los mejores entre más de 1.000投稿es—, fue reconocido como Best Paper, seleccionado como Technical Highlight e incluido en el Press Kit oficial del simposio.
La arquitectura convencional coloca los transistores de tipo n y tipo p uno al lado del otro sobre una superficie plana, lo que limita la densidad de integración. Frente a este esquema, el FET apilado en 3D sitúa ambos transistores en posición vertical, lo que permite integrar más dispositivos en la misma superficie y abre una nueva vía para la escalabilidad de la lógica avanzada.
La investigación aborda tres retos técnicos clave: asegurar rutas de corriente suficientes mediante canales de nanoláminas triplemente apilados; lograr capas de cristal de silicio uniformes y sin defectos gracias a un proceso epitaxial optimizado; y aislar eléctricamente los transistores superior e inferior mediante una capa de Middle Dielectric Isolation (MDI), cuya posición y grosor determinan el rendimiento del conjunto. En conjunto, el trabajo muestra que los FET apilados en 3D pueden heredar la plataforma GAA y llevarla a la tercera dimensión, ofreciendo mayor densidad sin sacrificar la capacidad de conducción ni la calidad de los canales.