Un ingeniero veterano publica un análisis extenso en el que desmonta las pretensiones de RISC-V como ISA universal y argumenta por qué, en su opinión, la arquitectura está mal conçue tanto para el extremo bajo como para el alto del espectro de cómputo.
En el segmento de microcontroladores baratos —donde el autor reconoce que RISC-V probablemente reemplazará al venerable 8051— la crítica se centra en las interrupciones: el núcleo base, sin la extensión Zicsr, no tiene una forma estándar eficiente de guardar registros, lo que dispara la latencia de entrada/salida a 44 ciclos, frente a los 27 del ARM Cortex-M0, que realiza ese apilado por hardware. La existencia de extensiones propietarias como CLIC y de apilado automático evidencia, según el texto, que el ISA base obliga a los fabricantes a inventar soluciones no estándar para alcanzar la paridad con un diseño que ya tiene una década.
La extensión comprimida (C) también recibe duras críticas: las instrucciones de almacenamiento de byte solo codifican desplazamientos de 0 a 3, las de halfword 0 o 2, y ni siquiera pertenecen al conjunto C estándar, sino a Zcb. El autor compara estos rangos con los 0–31 / 0–62 / 0–124 bytes que ofrece Cortex-M0 y concluye que la densidad presumida por los defensores de RISC-V queda en entredicho.
El artículo, que continúa con un análisis sobre lo que necesitan los núcleos de servidor (ancho de banda de decodificación, predictibilidad de instrucciones), se interrumpe en ese punto, pero deja claro que el autor considera que el ecosistema RISC-V ha priorizado la mercadotecnia sobre decisiones de diseño bien fundamentadas.