La NASA anunció en mayo de 2026 el inicio de la fase de pruebas en el Jet Propulsion Laboratory (JPL) de su procesador de próxima generación HPSC (High Performance Spaceflight Computing), desarrollado en colaboración con Microchip Technology. El chip, un sistema en chip (SoC) de 64 bits con múltiples núcleos, está diseñado para soportar las condiciones adversas del espacio —radiación cósmica, temperaturas extremas, vibraciones— mediante técnicas de endurecimiento frente a la radiación y tolerancia a fallos.
A diferencia de los procesadores espaciales tradicionales, que sacrifican rendimiento en favor de fiabilidad, HPSC integra en una sola plataforma capacidad multinúcleo, red de alta velocidad, tolerancia a fallos, soporte para inteligencia artificial y funciones de seguridad. Incluye, además, un conmutador Ethernet TSN integrado de 240 gigabits por segundo, que permite usarlo simultáneamente como motor de cálculo y como columna vertebral de red de la nave.
La NASA estima que el sistema ofrecerá una mejora de más de cien veces en rendimiento por vatio respecto a los procesadores espaciales actuales, lo que se traduce en más energía disponible para instrumentos, comunicaciones y propulsión. HPSC soporta tecnologías terrestres estandarizadas como virtualización, PCIe, CXL, Ethernet, TSN y criptografía, lo que facilita la portabilidad de cargas de trabajo.
El procesador abre nuevas capacidades para la exploración espacial: autonomía a bordo ante los retrasos de comunicación con Marte (de 4 a 24 minutos) o Júpiter; procesamiento local de datos científicos e imágenes mediante IA; navegación autónoma y evasión de obstáculos en aterrizajes; y gestión inteligente del creciente volumen de datos que la Deep Space Network no puede transmitir íntegramente a la Tierra. Misiones a la Luna, Marte o el espacio profundo podrían así operar con menor intervención humana en tiempo real.