Anatomía de un riesgo de pipeline en el B200 de Nvidia

Este artículo técnico analiza cómo los riesgos de pipeline en GPUs de pipeline profundo, como la Nvidia B200, pueden provocar errores silenciosos de cálculo cuando un programador de instrucciones subestima los retardos entre instrucciones dependientes. A diferencia de las CPU, las GPU delegan en el compilador la responsabilidad de codificar dependencias entre instrucciones, ya que su filosofía de diseño prioriza el área de silicio dedicada a unidades aritméticas frente a motores dinámicos de reordenación. El texto describe el caso de un fallo en el manejo de predicados: una instrucción ISETP que escribe en un registro de predicado P1 es leída prematuramente por una instrucción de salto BRA, que lee un valor antiguo en lugar del resultado correcto. El autor documenta que la latencia modelada del predicado ronda los 13 ciclos, mientras que las mediciones sobre silicio real sitúan el suelo físico en torno a 4 ciclos, una divergencia que obliga a sondear el hardware directamente. La pieza incluye definiciones de terminología como profundidad de pipeline, riesgos RAW y operaciones de latencia variable, y propone microbenchmarks en silicio como defensa fundamental frente a las suposiciones estáticas incorrectas del compilador.