Un equipo de desarrolladores ha presentado Aegis, un proyecto de FPGA (Field-Programmable Gate Array) completamente de código abierto, desde el diseño del silicio hasta las herramientas de desarrollo. A diferencia de otros proyectos open-source que se basan en arquitecturas propietarias o herramientas cerradas, Aegis ofrece una transparencia total, permitiendo a los usuarios acceder y modificar tanto el diseño del FPGA como el proceso de fabricación. El proyecto, alojado en GitHub, utiliza el framework ROHD (Dart HDL) para generar el diseño en SystemVerilog y se dirige inicialmente a la fabricación a través de GF180MCU utilizando el servicio wafer.space.
El primer dispositivo, denominado Terra-1, cuenta con aproximadamente 2880 LUT4, 128 bloques de memoria BRAM, 64 DSPs, 4 SerDes y otros componentes esenciales. El proyecto proporciona una cadena de herramientas completa, desde la síntesis hasta la generación de bitstream y la simulación, facilitando el desarrollo y la implementación de diseños. La capacidad de generar el diseño para fabricación (GDS2) de forma abierta abre nuevas posibilidades para la investigación, la educación y la innovación en el campo del diseño de hardware, democratizando el acceso a la tecnología FPGA. El proyecto requiere el uso de Nix con flakes habilitados y actualmente soporta los PDKs GF180MCU y Sky130.